
module flow_led(
  input sys_clk,
  input key1,
  input key2,
  output led,
 
output R2 ,
output P2 ,
output N2 ,
output M2 ,
output J2 ,
output H2 ,
output F2 ,
output D2 ,

output C2 ,
output B2 ,
output A3 ,
output A4 ,
output C3 ,
output A5 ,
output A6 ,
output A7 ,

output A8 ,
output A9 ,
output A10,
output A13,
output A14,
output A15,
output A16,
output A17,

output A18,
output A19,
output A20,
//////////////////////////////

output R1 ,
output P1 ,
output N1 ,
output M1 ,
output J1 ,
output H1 ,
output F1 ,
output E1 ,

output C1 ,
output B1 ,
output B3 ,
output B4 ,
output C4 ,
output B5 ,
output B6 ,
output B7 ,

output B8 ,
output B9 ,
output B10,
output B13,
output B14,
output B15,
output B16,
output B17,

output B18,
output B19,
output B20,
//////////////////////////////////

output AB13,
output AB14,
output AB15,
output AB16,
output AB17,
output AB18,
output AB19,
output AB20,

output Y21 ,
output W21 ,
output V21 ,
output U21 ,
output R21 ,
output P21 ,
output N21 ,
output M21 ,

output L21 ,
output K21 ,
output J21 ,
output H21 ,
output F21 ,
output E21 ,
output D21 ,
output C21 ,

output B21 ,
output N19 ,
output M19 ,
/////////////////////////////////
output AA13,
output AA14,
output AA15,
output AA16,
output AA17,
output AA18,
output AA19,
output AA20,

output Y22 ,
output W22 ,
output V22 ,
output U22 ,
output R22 ,
output P22 ,
output N22 ,
output M22 ,

output L22 ,
output K22 ,
output J22 ,
output H22 ,
output F22 ,
output E22 ,
output D22 ,
output C22 ,

output B22 ,
output N20 ,
output M20 ,

output U1,
///////////////////////////////////
  //SDRAM 芯片接口
//  output        sdram_clk_out,                //SDRAM 芯片时钟
//  output        sdram_cke,                //SDRAM 时钟有效
//  output        sdram_cs_n,               //SDRAM 片选
//  output        sdram_ras_n,              //SDRAM 行有效
//  output        sdram_cas_n,              //SDRAM 列有效
//  output        sdram_we_n,               //SDRAM 写有效
//  output [ 1:0] sdram_ba,                 //SDRAM Bank地址
//  output [12:0] sdram_addr,               //SDRAM 行/列地址
//  inout  [15:0] sdram_data,               //SDRAM 数据
//  output [ 1:0] sdram_dqm,                //SDRAM 数据掩码
//  input        sdram_clk_out,                //SDRAM 芯片时钟
//  input        sdram_cke,                //SDRAM 时钟有效
//  input        sdram_cs_n,               //SDRAM 片选
//  input        sdram_ras_n,              //SDRAM 行有效
//  input        sdram_cas_n,              //SDRAM 列有效
//  input        sdram_we_n,               //SDRAM 写有效
//  input [ 1:0] sdram_ba,                 //SDRAM Bank地址
//  input [12:0] sdram_addr,               //SDRAM 行/列地址
//  input  [15:0] sdram_data,               //SDRAM 数据
//  input [ 1:0] sdram_dqm,                //SDRAM 数据掩码

dummy
);

//A20 [7]
//A19 [6]
//B20 [5]
//A18 [4]
//A17 [3]
//B19 [2]
//B18 [1]
//B17 [0]
	

	

	

	



reg [22:0] timer;
always @(posedge sys_clk or negedge key1) begin
  if (!key1) begin
    timer <= 0;
  end else begin
    timer<=timer+1;
  end
end


endmodule



